Page 329 - A Practical Guide from Design Planning to Manufacturing

Semiconductor Manufacturing 299

B

A
B

A
Si N 4 4
3 3 3 3 4
M1

Poly
Etch B
O
O
O
O
S S SiO
S S S S Si S S S S Si S S Si
O
O
O
O
O
O
O
O
O
O
O
O
O
P+ 2 2 2 2 2 2 2 2 2 2 2 N+
P-well N-well
PR
M2
Si N 4 4 4 V1 Si N 4 4 4
3 3 3 4
3 3 3 4
M1 M1
o
oly
o
P P Poooly
l
l
l
o
l
o
P P P P P
o
P P P Po
P P Pooly
P P Pooly y y y y y y y y y P P P Po o ol o o o l l l l y y y y y y y P P P P P P P P Po o oly y y y y y y y y y P P P P P P P P Po o o o o ol l l l l y y y y y y y
l
l
l
o
l
P P Pooly
P P P P P
O
O
O
O
O
O
iO
O
O
O
O
O
O
O
iO
O
O
O
O
O
O
O
O
O
O
S S S S SiiO
S S S S Si S S S S Si iO 2 2 2 2 2 2 2 2 2 2 2 S S S S SiiO 2 2 2 2 2 2 2 2 2 2 2
O
O
O
O
O
iO
O
O
S S S S Si S S S S Si
A A
N+ N+ P+ P+ N+ N+ P+ P+
P-well N-well P-well N-well
Figure 9-32 Create via1 and M2 wires.
M8
V7
M7
Silicide
V6
Poly gate
M6
Sidewall
V5
50 nm
M5
Gate oxide
V4
M4
V3
M3
V2
M2
V1
M1
Figure 9-33 Process cross section. (Courtesy: Intel Corporation.)